blob: 349c4298c65789b8bbb6278845d980ca5b3dab0d (
plain)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
|
; RUN: firrtl -i %s -o %s.v -X verilog -p c 2>&1 | tee %s.out | FileCheck %s
circuit top :
module top :
input clk : Clock
input reset : UInt<1>
wire p : UInt
p := UInt(1)
reg r : UInt,clk,reset
when p :
r := UInt(2)
; CHECK: Expand Whens
; CHECK: circuit top :
; CHECK: module top :
; CHECK: wire p : UInt
; CHECK: reg r : UInt
; CHECK: p := UInt("h1")
; CHECK: when p : r := UInt("h2")
; CHECK: Finished Expand Whens
|
