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plain)
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; RUN: firrtl -i %s -o %s.v -X verilog -p ciwT 2>&1 | tee %s.out | FileCheck %s
; CHECK: Width too small for constant "h121".
; CHECK: Width too small for constant "h13333".
circuit Top :
module Top :
output z : UInt
z := add(UInt<4>("h121"),UInt<3>("h13333"))
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