test/simple.fir


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; RUN: firrtl %s ab | tee %s.out | FileCheck %s

circuit top :
   module subtracter :
      input x : UInt
      input y : UInt
      output z : UInt
      z := sub-mod(x, y)
; CHECK: output z : UInt
; CHECK: port:z := sub-mod(port:x, port:y)