test/performance/Vector8000.fir


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; RUN: firrtl -i %s -o %s.v -X verilog 2>&1 | tee %s.out | FileCheck %s
; CHECK: Done!
circuit Top :
   module Top :
      input in1 : UInt<32>[8000]
      output out : UInt<32>[8000]
      out := in1