blob: e758acaf3fbb74df4be2e023e3a1ee37d80f8e2f (
plain)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
|
; RUN: firrtl -i %s -o %s.flo -X flo -p cd | tee %s.out | FileCheck %s
circuit top :
module m :
input a : { x : UInt<5>, flip y: SInt<5>}
output b : { x : UInt<5>, flip y: SInt<5>}
module top :
input c : { x : UInt<5>[5], flip y : { x : UInt<5>[3], flip y : SInt<5> } }
wire a : { x : UInt<5>, flip y : SInt<5>}
wire b : { x : UInt<5>, flip y : SInt<5>}
a := b
inst i of m
i.a := a
b := i.b
wire d : UInt<5>[5]
;CHECK: Lower To Ground
;CHECK: circuit top :
;CHECK: module m :
;CHECK: input a_x : UInt<5>
;CHECK: output a_y : SInt<5>
;CHECK: output b_x : UInt<5>
;CHECK: input b_y : SInt<5>
;CHECK: input reset : UInt<1>
;CHECK: module top :
;CHECK: input c_x_0 : UInt<5>
;CHECK: input c_x_1 : UInt<5>
;CHECK: input c_x_2 : UInt<5>
;CHECK: input c_x_3 : UInt<5>
;CHECK: input c_x_4 : UInt<5>
;CHECK: output c_y_x_0 : UInt<5>
;CHECK: output c_y_x_1 : UInt<5>
;CHECK: output c_y_x_2 : UInt<5>
;CHECK: input c_y_y : SInt<5>
;CHECK: input reset : UInt<1>
;CHECK: wire a_x : UInt<5>
;CHECK: wire a_y : SInt<5>
;CHECK: wire b_x : UInt<5>
;CHECK: wire b_y : SInt<5>
;CHECK: a_x := b_x
;CHECK: b_y := a_y
;CHECK: inst i of m
;CHECK: i.reset := reset
;CHECK: i.a_x := a_x
;CHECK: a_y := i.a_y
;CHECK: b_x := i.b_x
;CHECK: i.b_y := b_y
;CHECK: wire d_0 : UInt<5>
;CHECK: wire d_1 : UInt<5>
;CHECK: wire d_2 : UInt<5>
;CHECK: wire d_3 : UInt<5>
;CHECK: wire d_4 : UInt<5>
;CHECK: Finished Lower To Ground
|
