blob: a748dcc2a227f90d865748a41e147f1bc504f487 (
plain)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
|
; RUN: firrtl -i %s -o %s.v -X verilog -p c 2>&1 | tee %s.out | FileCheck %s
; XFAIL: *
circuit top :
module top :
input clk : Clock
input reset : UInt<1>
wire p : UInt
p := UInt(1)
when p :
reg r : UInt,clk,reset
r := UInt(2)
; CHECK: Expand Whens
; CHECK: circuit top :
; CHECK: module top :
; CHECK: wire p : UInt
; CHECK: reg r : UInt, clk, reset
; CHECK: p := UInt("h00000001")
; CHECK-NOT: when p : r := UInt("h00000002")
; CHECK: Finished Expand Whens
|
