test/passes/expand-whens/non-ref.fir


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; RUN: firrtl -i %s -o %s.v -X verilog -p c 2>&1 | tee %s.out | FileCheck %s

; CHECK: Expand Whens
circuit top :
   module top :
      input clk : Clock
      input reset : UInt<1>
      wire x : UInt<1>

; CHECK-NOT: wire x : UInt<1>
; CHECK: Finished Expand Whens