blob: 146d11b900e9ae86f167848b99822b0394cd77b3 (
plain)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
|
; RUN: firrtl -i %s -o %s.v -X verilog -p c 2>&1 | tee %s.out | FileCheck %s
circuit Top :
module Top :
output z : UInt<4>
inst i of BlackBox
i.x := UInt(1)
i.y := UInt(2)
z := i.z
extmodule BlackBox :
input x : UInt<4>
input y : UInt<4>
output z : UInt<4>
;CHECK: Done!
|
