blob: df85f48351f4b13c1e18e65be9bf54db2146f777 (
plain)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
|
; RUN: firrtl -i %s -o %s.flo -X flo -p cTwd | tee %s.out | FileCheck %s
;CHECK: To Flo
circuit GCD :
module GCD :
input b : UInt<16>
input a : UInt<16>
input e : UInt<1>
output z : UInt<16>
output v : UInt<1>
reg x : UInt<16>
reg y : UInt<16>
node T_17 = gt(Pad(x,?), Pad(y,?))
when T_17 :
node T_18 = sub-wrap(Pad(x,?), Pad(y,?))
x := T_18
else :
node T_19 = sub-wrap(Pad(y,?), Pad(x,?))
y := T_19
when e :
x := a
y := b
z := x
node T_20 = UInt<1>(0)
node T_21 = eq(Pad(y,?), Pad(T_20,?))
v := T_21
|
