From f0b8da76b17e568bd51a95ac04e7bad6ce4232c5 Mon Sep 17 00:00:00 2001
From: azidar
Date: Thu, 12 Mar 2015 13:27:38 -0700
Subject: Switched bundles from gender to flip

---
 test/passes/infer-types/bundle.fir    |  6 +++---
 test/passes/infer-types/gcd.fir       | 10 +++++-----
 test/passes/resolve-genders/ports.fir |  2 +-
 3 files changed, 9 insertions(+), 9 deletions(-)

(limited to 'test')

diff --git a/test/passes/infer-types/bundle.fir b/test/passes/infer-types/bundle.fir
index 0c4fa760..d9b86115 100644
--- a/test/passes/infer-types/bundle.fir
+++ b/test/passes/infer-types/bundle.fir
@@ -3,9 +3,9 @@
 ;CHECK: Infer Types
 circuit top :
    module subtracter :
-      wire z : {male x : UInt, female y: SInt}
-      node x = z.x ;CHECK: node x = z@<t:{male x : UInt@<t:UInt>, female y : SInt@<t:SInt>}>.x@<t:UInt>
-      node y = z.y ;CHECK: node y = z@<t:{male x : UInt@<t:UInt>, female y : SInt@<t:SInt>}>.y@<t:SInt>
+      wire z : { x : UInt, flip y: SInt}
+      node x = z.x ;CHECK: node x = z@<t:{ x : UInt@<t:UInt>, flip y : SInt@<t:SInt>}>.x@<t:UInt>
+      node y = z.y ;CHECK: node y = z@<t:{ x : UInt@<t:UInt>, flip y : SInt@<t:SInt>}>.y@<t:SInt>
 
       wire a : UInt(3)[10] ;CHECK: wire a : UInt(3)[10]@<t:UInt>@<t:UInt(3)[10]@<t:UInt>>
       node b = a.2 ;CHECK: node b = a@<t:UInt(3)[10]@<t:UInt>>.2@<t:UInt>
diff --git a/test/passes/infer-types/gcd.fir b/test/passes/infer-types/gcd.fir
index b4d92269..ea134c2f 100644
--- a/test/passes/infer-types/gcd.fir
+++ b/test/passes/infer-types/gcd.fir
@@ -22,14 +22,14 @@ circuit top :
       when gt(x, y) :
       ;CHECK: when gt(x@<t:UInt>, y@<t:UInt>)@<t:UInt> :
          inst s of subtracter
-         ;CHECK: inst s of subtracter@<t:{male x : UInt@<t:UInt>, male y : UInt@<t:UInt>, female z : UInt@<t:UInt>, male reset : UInt(1)@<t:UInt>}>
+         ;CHECK: inst s of subtracter@<t:{ x : UInt@<t:UInt>, y : UInt@<t:UInt>, flip z : UInt@<t:UInt>, reset : UInt(1)@<t:UInt>}>
          s.x := x
          s.y := y
          x := s.z
-         ;CHECK: s@<t:{male x : UInt@<t:UInt>, male y : UInt@<t:UInt>, female z : UInt@<t:UInt>, male reset : UInt(1)@<t:UInt>}>.reset@<t:UInt> := reset@<t:UInt>
-         ;CHECK: s@<t:{male x : UInt@<t:UInt>, male y : UInt@<t:UInt>, female z : UInt@<t:UInt>, male reset : UInt(1)@<t:UInt>}>.x@<t:UInt> := x@<t:UInt>
-         ;CHECK: s@<t:{male x : UInt@<t:UInt>, male y : UInt@<t:UInt>, female z : UInt@<t:UInt>, male reset : UInt(1)@<t:UInt>}>.y@<t:UInt> := y@<t:UInt>
-         ;CHECK: x@<t:UInt> := s@<t:{male x : UInt@<t:UInt>, male y : UInt@<t:UInt>, female z : UInt@<t:UInt>, male reset : UInt(1)@<t:UInt>}>.z@<t:UInt>
+         ;CHECK: s@<t:{ x : UInt@<t:UInt>, y : UInt@<t:UInt>, flip z : UInt@<t:UInt>, reset : UInt(1)@<t:UInt>}>.reset@<t:UInt> := reset@<t:UInt>
+         ;CHECK: s@<t:{ x : UInt@<t:UInt>, y : UInt@<t:UInt>, flip z : UInt@<t:UInt>, reset : UInt(1)@<t:UInt>}>.x@<t:UInt> := x@<t:UInt>
+         ;CHECK: s@<t:{ x : UInt@<t:UInt>, y : UInt@<t:UInt>, flip z : UInt@<t:UInt>, reset : UInt(1)@<t:UInt>}>.y@<t:UInt> := y@<t:UInt>
+         ;CHECK: x@<t:UInt> := s@<t:{ x : UInt@<t:UInt>, y : UInt@<t:UInt>, flip z : UInt@<t:UInt>, reset : UInt(1)@<t:UInt>}>.z@<t:UInt>
       else :
          inst s2 of subtracter
          s2.x := x
diff --git a/test/passes/resolve-genders/ports.fir b/test/passes/resolve-genders/ports.fir
index ea92cd24..d790272c 100644
--- a/test/passes/resolve-genders/ports.fir
+++ b/test/passes/resolve-genders/ports.fir
@@ -10,7 +10,7 @@ circuit top :
       input data : UInt(16)
       output ready : UInt(1)
    module top: 
-      wire connect : { male data : UInt(16), female ready: UInt(1) }
+      wire connect : { data : UInt(16), flip ready: UInt(1) }
       inst src of source         ;CHECK: inst src of source@<g:female>
       inst snk of sink           ;CHECK: inst snk of sink@<g:female>
       connect.data := src.data   ;CHECK: connect@<g:female>.data@<g:female> := src@<g:female>.data@<g:male>
-- 
cgit v1.2.3