From c561cb225ed564c83ea636644af96fd2e6dee0ab Mon Sep 17 00:00:00 2001
From: azidar
Date: Fri, 28 Aug 2015 13:21:05 -0700
Subject: Moved check type and check kind after check gender

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 test/passes/infer-types/bundle.fir | 6 +++---
 test/passes/infer-types/gcd.fir    | 8 ++++----
 test/passes/to-verilog/shr.fir     | 2 +-
 3 files changed, 8 insertions(+), 8 deletions(-)

(limited to 'test')

diff --git a/test/passes/infer-types/bundle.fir b/test/passes/infer-types/bundle.fir
index 50f1c84b..89f9ac22 100644
--- a/test/passes/infer-types/bundle.fir
+++ b/test/passes/infer-types/bundle.fir
@@ -6,8 +6,8 @@ circuit top :
       wire z : { x : UInt, flip y: SInt}
       z.x := UInt(1)
       z.y := SInt(1)
-      node x = z.x            ;CHECK: node x = z@<t:{ x : UInt@<t:UInt>, flip y : SInt@<t:SInt>}>.x@<t:UInt>
-      node y = z.y            ;CHECK: node y = z@<t:{ x : UInt@<t:UInt>, flip y : SInt@<t:SInt>}>.y@<t:SInt>
+      node x = z.x            ;CHECK: node x = z@<t:{ x : UInt, flip y : SInt}>.x@<t:UInt>
+      node y = z.y            ;CHECK: node y = z@<t:{ x : UInt, flip y : SInt}>.y@<t:SInt>
       wire a : UInt<3>[10]    ;CHECK: wire a : UInt<3>[10]@<t:UInt>@<t:UInt<3>[10]@<t:UInt>>
       a[0] := UInt(1)
       a[1] := UInt(1)
@@ -22,8 +22,8 @@ circuit top :
       node b = a[2]           ;CHECK: node b = a@<t:UInt<3>[10]@<t:UInt>>[2]@<t:UInt>
       read accessor c = a[UInt(3)] ;CHECK: read accessor c = a@<t:UInt<3>[10]@<t:UInt>>[UInt("h3")@<t:UInt>]
 ; CHECK: Finished Infer Types
+
 ; CHECK: Resolve Genders 
 ; CHECK: read accessor c = a@<t:UInt<3>[10]@<t:UInt>>[UInt("h3")@<t:UInt>]
 ; CHECK: Finished Resolve Genders 
 
-
diff --git a/test/passes/infer-types/gcd.fir b/test/passes/infer-types/gcd.fir
index fa14eb38..24860b91 100644
--- a/test/passes/infer-types/gcd.fir
+++ b/test/passes/infer-types/gcd.fir
@@ -24,13 +24,13 @@ circuit top :
       when gt(x, y) :
       ;CHECK: when gt(x@<t:UInt>, y@<t:UInt>)@<t:UInt> :
          inst s of subtracter
-         ;CHECK: inst s of subtracter@<t:{flip x : UInt@<t:UInt>, flip y : UInt@<t:UInt>,  z : UInt@<t:UInt>}>
+         ;CHECK: inst s of subtracter@<t:{flip x : UInt, flip y : UInt,  z : UInt}>
          s.x := x
          s.y := y
          x := s.z
-         ;CHECK: s@<t:{flip x : UInt@<t:UInt>, flip y : UInt@<t:UInt>,  z : UInt@<t:UInt>}>.x@<t:UInt> := x@<t:UInt>
-         ;CHECK: s@<t:{flip x : UInt@<t:UInt>, flip y : UInt@<t:UInt>,  z : UInt@<t:UInt>}>.y@<t:UInt> := y@<t:UInt>
-         ;CHECK: x@<t:UInt> := s@<t:{flip x : UInt@<t:UInt>, flip y : UInt@<t:UInt>,  z : UInt@<t:UInt>}>.z@<t:UInt>      
+         ;CHECK: s@<t:{flip x : UInt, flip y : UInt,  z : UInt}>.x@<t:UInt> := x@<t:UInt>
+         ;CHECK: s@<t:{flip x : UInt, flip y : UInt,  z : UInt}>.y@<t:UInt> := y@<t:UInt>
+         ;CHECK: x@<t:UInt> := s@<t:{flip x : UInt, flip y : UInt,  z : UInt}>.z@<t:UInt>      
       else :
          inst s2 of subtracter
          s2.x := x
diff --git a/test/passes/to-verilog/shr.fir b/test/passes/to-verilog/shr.fir
index f710dc51..c4b4e4d2 100644
--- a/test/passes/to-verilog/shr.fir
+++ b/test/passes/to-verilog/shr.fir
@@ -1,7 +1,7 @@
 ; RUN: firrtl -i %s -o %s.v -X verilog -p cTd 2>&1 |  tee %s.out | FileCheck %s
 
 ;CHECK: Infer Widths
-;CHECK: node s1_addr = cat(dtlb<t:{ resp$ppn : UInt<20><t:UInt<20>>}>.resp$ppn<t:UInt<20>>, bits(s1_req$addr<t:UInt<40>>, 11, 0)<t:UInt<12>>)<t:UInt<32>>
+;CEHCK: node s1_addr = cat(dtlb<t:{ resp$ppn : UInt<20>}>.resp$ppn<t:UInt<20>>, bits(s1_req$addr<t:UInt<40>>, 11, 0)<t:UInt<12>>)<t:UInt<32>>
 ;CHECK: Finished Infer Widths
 
 circuit HellaCache : 
-- 
cgit v1.2.3